UVM013 - UART_Tx, sv_seq_item_port

이전

https://hdnua.tistory.com/264

UVM012 - UART_Tx, sv_class_uvc

.

.

이번의 목표

// =============================================================================
// m13_sv_seq_item_port : 순수 SystemVerilog seq_item_port bridge
//
// m12_sv_class_uvc 대비 변화:
//   - sequence는 이전처럼 sequencer에 item을 넣는다.
//   - driver는 sequencer를 직접 알지 않고 seq_item_port를 통해 req를 받는다.
//   - get_next_item(req) -> drive_item(req) -> item_done() 순서를 사용한다.
//
// 핵심:
//   - class UVC, virtual interface, typed mailbox 구조는 그대로 유지한다.
//   - 아직 UVM library는 사용하지 않는다.
//   - 다음 단계에서는 monitor의 actual 경로에 analysis_port 모양을 도입한다.
// =============================================================================

.

.

Testbench

ㅌ

.

.

Waveform

.

.

이전과의 비교

.

.

.

.

.

.

.